同花顺-圈子

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　　在最近举行的IEEE IEDM国际电子元件会议上，英特尔、三星和台积电分别展示了各自的CFET（Complementary FET）晶体管方案，为下一代晶体管设计奠定了基础。CFET晶体管采用堆叠式结构，将n型和p型MOS元件相互堆叠，被认为将在未来取代Gate-All-Around（GAA）结构，实现晶体管密度的翻倍。

　　英特尔是首家于2020年公开展示CFET方案的晶圆代工厂。此次，英特尔介绍了CFET制造的最简单电路之一，即反相器，并进行了几项改进。在CMOS反相器中，相同的输入电压被发送到堆叠中两个设备的栅，产生逻辑上与输入相反的输出。值得注意的是，英特尔进一步将晶体管使用的纳米片数量从2个增加到3个，同时垂直间隙从50nm减小到30nm，为未来的工艺改进提供了新的方向。

　　目前，使用单侧互连的简单FinFET技术的5nm制程节点的栅极间距为50nm。而三星展示的CFET方案中，栅极间距已经缩小至45/48nm，相较于英特尔的60nm更小。尽管在三星的CFET原型中，45nm栅极间距版本的性能略有下降，研究人员认为通过对制造过程的优化可以解决这个问题。三星的成功之处在于成功解决了电气隔离堆叠的n型和p型MOS元件的源漏电问题，关键步骤是使用一种涉及湿化学品的新型干刻蚀，取代传统的湿法刻蚀。此外，与英特尔不同，三星是成对晶体管使用单个纳米片的创新方法。

　　与此同时，台积电也展示了其CFET方案，成功将栅极间距控制在48nm。台积电的CFET方案采用了一种新方法，在顶部和底部晶体管之间形成介电层，以维持间距。其纳米片通常由硅和硅锗的交替层形成，而台积电尝试采用硅锗专用刻蚀方法，用于在释放硅纳米线之前构建隔离层。

　　尽管这些创新令人振奋，但CFET技术要转变为商业大规模应用，预计仍需要7到10年的时间。在这段时间内，仍有许多前期准备工作需要完成，但这一系列展示为下一代芯片技术的发展奠定了坚实基础。

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