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　　芯光存堆叠封装集成技术

　　产业趋势与未来展望深度调研

　　——后摩尔时代三维空间集成的范式革命

　　发布日期：2026年7月30日

　　摘要

　　本报告以“芯光存堆叠封装集成技术”为核心研究对象，系统梳理了后摩尔时代半导体产业从“平面集成”走向“三维空间集成”的范式革命。芯光存堆叠是指将芯片(芯/Chiplet/计算单元)、光器件(光/硅光/CPO)、存储芯片(存/HBM/3D NAND)通过2.5D/3D先进封装技术进行高密度异构集成的一体化技术体系，是突破“存储墙”“功耗墙”“带宽墙”三大瓶颈的核心路径。

　　报告基于Yole Group、TrendForce、GII等权威机构数据，对先进封装、2.5D/3D封装、CPO/NPO等细分市场的规模与增长进行了量化预测。据Yole Group数据，2024年全球先进封装市场规模约460亿美元，预计2030年达约800亿美元(CAGR9.4%)；其中2.5D/3D封装2030年预计达约350亿美元(CAGR约19%)。CPO/NPO市场将从2025年约1亿美元跃升至2030年390亿美元以上。

　　报告分析了台积电、英特尔、三星等国际巨头与长电科技、通富微电、华天科技等国内龙头的竞争格局，重点解读了华为“韬定律”V2技术框架(LogicFolding逻辑折叠、混合键合、统一总线、Hi-ONE光引擎)。报告最后对未来十年产业愿景进行了展望，指出2026年是从2.5D到3D的关键转折年，2035年硬件集成度较2026年有望提升超百倍。本报告仅为产业研究参考，不构成任何投资建议。引言

　　摩尔定律的持续推进，曾支撑半导体产业经历了逾半个世纪的繁荣。然而，随着制程工艺逼近1nm物理极限，传统“平面微缩”路径的边际收益急剧递减，先进制程的研发成本与良率挑战日益严峻。在这一背景下，通过先进封装实现“三维空间集成”，成为后摩尔时代提升芯片系统性能的核心路径。“芯光存堆叠”正是这一趋势的集中体现——它将计算(芯)、互连(光)、存储(存)三大核心功能通过2.5D/3D封装技术进行高密度异构集成，从系统层面突破单一技术路径的物理瓶颈。

　　本报告旨在从技术背景、核心路线、市场规模、竞争格局、未来愿景与风险挑战六个维度，对芯光存堆叠封装集成技术进行深度调研，为产业参与者提供技术演进与市场趋势的参考。报告基于2026年最新公开数据，引用Yole Group、TrendForce、GII等权威机构预测，并结合华为“韬定律”V2等技术框架发布，力求呈现一幅完整的技术产业图景。第一部分技术背景与产业逻辑1.1摩尔定律的终结与“芯光存”的崛起

　　摩尔定律描述的“晶体管密度每18-24个月翻倍”的规律，曾驱动半导体产业数十年发展。然而，随着制程工艺从7nm向5nm、3nm乃至2nm推进，晶体管尺寸逼近原子尺度，量子隧穿效应与漏电流问题日益突出，先进制程的物理极限逐渐显现。据IMEC等研究机构数据，1nm制程的晶体管尺寸已接近3-5纳米的原子尺度，进一步微缩的物理空间极为有限。与此同时，先进制程的研发成本呈指数级上升——据IBS数据，3nm制程的研发成本约15亿美元，2nm制程预计超过20亿美元，EUV光刻设备的单台成本超过3亿美元。

　　在这一背景下，“堆叠”成为延续性能提升的必然选择。通过2.5D/3D先进封装，将多个芯粒(Chiplet)、光器件、存储芯片在垂直方向高密度集成，可以在不依赖先进制程的前提下，实现系统级性能的跨越式提升。据Yole Group数据，2024年全球先进封装市场规模约460亿美元，预计2030年达约800亿美元，CAGR约9.4%，增速显著高于传统封装。这一数据印证了“堆叠”路径的产业认可度。1.2从“光锂”到“芯光存叠”——A股科技主线的变迁

　　回顾A股科技主线的变迁，可以清晰看到产业逻辑的演进。2020-2022年，“光锂”(光伏+锂电)是市场主线，反映的是新能源产业的爆发式增长。2023-2025年，随着AI产业爆发，“算力”成为新的主线，光模块、AI服务器、HBM存储等环节轮动上涨。进入2026年，市场对AI产业链的认知进一步深化，从单一环节的景气驱动，转向对“系统级集成”的关注，“芯光存叠”框架应运而生。

　　这一框架之所以成为产业共识，源于三个层面的逻辑。第一，技术层面，AI算力需求的指数级增长使单一环节的优化难以满足系统性能要求，必须通过“芯光存”协同集成实现整体突破。第二，产业层面，台积电CoWoS、英特尔Foveros、华为韬定律等技术路线的成熟，使三维集成从概念走向量产。第三，市场层面，先进封装市场规模的高速增长(CAGR9.4%)，验证了产业资本对该方向的投入信心。1.3“芯光存”三位一体的技术哲学

　　“芯光存”三位一体的技术哲学，核心在于通过三者的协同集成，突破各自的技术瓶颈。“芯”(计算)的瓶颈在于：先进制程逼近极限后，单芯片算力提升放缓，且大芯片的良率与成本问题突出。Chiplet芯粒异构集成通过将大型SoC拆分为独立功能芯粒，选用最优制程分别制造后封装集成，既解决了良率问题，又降低了制程成本。

　　“光”(互连)的瓶颈在于：传统铜互连的带宽与功耗已逼近物理极限，随着数据传输速率提升，铜互连的信号衰减与功耗急剧上升。硅光芯片与CPO(共封装光学)/NPO(近封装光学)技术，通过光信号替代电信号实现芯片间互连，带宽密度提升数个量级，功耗显著降低。

　　“存”(存储)的瓶颈在于：传统平面存储的带宽与容量难以满足AI算力需求，“存储墙”成为算力释放的核心制约。HBM高带宽内存3D堆叠、3D NAND垂直堆叠，以及存算一体架构，通过垂直方向扩展存储容量与带宽，突破了平面存储的物理限制。

　　三者堆叠集成的协同效应在于：计算芯粒通过光互连实现高速数据交换，通过HBM堆叠实现高带宽存储访问，三者在一个封装内形成完整的算力系统，数据传输路径从“芯片-PCB-芯片”缩短为“芯粒-中介层-芯粒”乃至“芯粒-垂直互连-芯粒”，延迟与功耗大幅降低。

　　核心判断：“芯光存堆叠”不是简单的技术叠加，而是一次系统级的范式革命。它改变了芯片设计的底层逻辑——从“单一芯片追求制程微缩”转向“系统级追求三维集成”，从“平面集成”走向“三维空间集成”，是后摩尔时代提升芯片系统性能的核心路径。第二部分核心技术路线与演进路径2.1先进封装技术栈2.1.12.5D封装：台积电CoWoS的演进

　　2.5D封装以台积电CoWoS(Chip Wafer Substrate)为代表，通过硅中介层实现多芯片异构集成。据台积电2026年技术路线图，CoWoS技术已量产5.5倍光罩尺寸版本，规划2027年实现9.5倍光罩尺寸规模化量产，2028年将量产14倍光罩尺寸CoWoS。光罩尺寸的扩大，意味着单封装内可集成的芯片面积大幅增加，能够容纳更多的计算芯粒与HBM存储堆叠。

　　 CoWoS的核心价值在于：通过硅中介层上的微凸块与TSV(硅通孔)，实现计算芯片与HBM之间的高密度互连，带宽密度远超传统PCB互连。据台积电数据，CoWoS的互连密度较传统封装提升数十倍，是AI训练芯片(如英伟达H100/B100)的标准封装方案。当前CoWoS产能供不应求，是AI算力基建的核心瓶颈之一。2.1.23D封装：台积电SoIC技术

　　3D封装以台积电SoIC(System Integrated Chips)为代表，实现芯片的垂直堆叠。据台积电数据，SoIC技术的互联密度较初代CoWoS提升56倍，能效提升5倍。台积电计划将现有6μm互连间距在2029年缩小至4.5μm，进一步提升了3D堆叠的互连密度。

　　 SoIC与CoWoS的区别在于：CoWoS是通过硅中介层实现芯片的“并排”集成(2.5D)，而SoIC是通过混合键合实现芯片的“垂直”堆叠(3D)。3D堆叠的互连密度更高、延迟更低，但对键合工艺的精度要求也更高。SoIC已应用于高端AI训练芯片与HBM存储堆叠。2.1.3混合键合(Hybrid Bonding)与TSV

　　混合键合(Hybrid Bonding)是实现层间互连的核心工艺。与传统的微凸块互连不同，混合键合通过铜铜直接键合，实现更细的互连间距(小于10μm)与更高的互连密度。据Yole Group数据，混合键合的互连密度可达传统凸块互连的10倍以上，是3D堆叠的关键使能技术。TSV(硅通孔)则是实现芯片垂直方向信号传输的基础工艺，贯穿2.5D与3D封装。2.2华为“韬定律”技术框架

　　2026年7月3日，华为半导体负责人何庭波发布“韬定律”V2版本，明确了五大落地技术：LogicFolding单元级3D堆叠、混合键合、TSV、统一总线、Hi-ONE光引擎。这一框架代表了国内在先进封装领域的系统性技术布局。2.2.1LogicFolding：逻辑折叠技术

　　 LogicFolding(逻辑折叠)是韬定律的核心创新。它将数字电路与存储电路垂直分层堆叠，实测同等成熟制程下晶体管密度提升55%、功耗下降41%，无需依赖EUV高端光刻。这一技术的意义在于：通过架构创新在成熟制程上实现先进性能，绕开了对EUV光刻设备的依赖，为国产先进封装提供了差异化路径。据华为规划，将于2026年秋季推出搭载逻辑折叠工艺的移动SoC，预计2035年硬件集成度较2026年提升超百倍。2.2.2Hi-ONE光引擎

　　 Hi-ONE光引擎是华为在光互连领域的布局，旨在通过硅光技术实现芯片间的高速光互连。光引擎与计算芯粒、存储堆叠的协同集成，是“芯光存”三位一体的技术体现。当前光引擎的良率与先进封装产能是最大扩产瓶颈。2.3光互连技术路线

　　 CPO(共封装光学)与NPO(近封装光学)是光互连的两大技术路线。据TrendForce预测，CPO/NPO市场规模将从2025年约1亿美元跃升至2030年的390亿美元以上，增长弹性在所有细分市场中最大。CPO将光模块与交换芯片共封装，进一步缩短光路与电路的距离；NPO则将光模块置于封装近端，是CPO的过渡方案。

　　台积电COUPE光子引擎将于2026年达成量产里程碑，是CPO技术的重要推动者。当前CPO大规模量产仍需克服良率、可维修性、光纤连接器标准、InP激光供给等挑战，这些技术瓶颈的突破节奏将决定CPO市场的渗透速度。2.4存储堆叠技术路线

　　 HBM(高带宽内存)是存储堆叠的核心。HBM4将在2026年由12层升级至16层堆叠，HBM4E全面导入Hybrid Bonding技术，进一步提升堆叠密度与带宽。三星已展示HBM5原型，规划2028年量产，堆叠层数可达20层。

　　国内封测龙头长电科技已展出HBM3e封装方案，采用2.5D堆叠技术，互联密度提升20%，带宽达960GB/s。这是国内在HBM封装领域的重要突破，标志着国内封测厂商在高端存储堆叠领域的技术能力提升。

　　表1芯光存堆叠核心技术路线成熟度对比

　　数据来源：台积电、华为、三星、长电科技公开技术路线图，2026年。

　　核心判断：未来3-5年，2.5D封装(CoWoS)与3D封装(SoIC)将率先大规模落地，是“芯光存堆叠”的基础技术栈；CPO/NPO光互连与HBM4/4E存储堆叠将紧随其后，在2027-2028年进入爆发期；LogicFolding等创新架构需等待2026年秋季华为移动SoC的验证，若成功将开启国产先进封装的差异化路径。第三部分市场规模与增长预测3.1先进封装整体市场

　　据Yole Group2026年报告，2024年全球先进封装市场规模约460亿美元，预计2030年达约800亿美元，CAGR约9.4%。先进封装在整体封装市场中的占比持续提升，从2024年约40%预计提升至2030年约50%，反映“堆叠”路径对传统平面封装的替代趋势。3.22.5D/3D封装市场

　　2.5D/3D封装是先进封装中增长最快的细分市场。据Yole Group预测，2.5D/3D封装市场规模2030年将达约350亿美元，CAGR约19%，增速是先进封装整体的2倍以上。据GII数据，3D IC/2.5D IC封装市场规模将从2025年582亿美元增长至2030年948亿美元，CAGR约10.4%。两家机构数据存在差异，主要源于统计口径不同——Yole聚焦先进封装中的2.5D/3D细分，GII涵盖更广的3D IC/2.5D IC范畴。3.3CPO/NPO市场

　　 CPO/NPO是增长弹性最大的细分市场。据TrendForce预测，CPO/NPO市场规模将从2025年约1亿美元跃升至2030年390亿美元以上，5年增长近400倍。这一爆发式增长源于AI集群对高带宽光互连的刚性需求，以及CPO技术从“概念验证”走向“规模量产”的临界突破。

　　表2芯光存堆叠细分市场规模与增长预测

　　数据来源：Yole Group、GII、TrendForce2026年报告。

　　核心判断：各细分市场的增长驱动力不同——先进封装整体受AI算力基建驱动，2.5D/3D封装受Chiplet与HBM需求驱动，CPO/NPO受光互连技术突破驱动。增长弹性最大的是CPO/NPO(5年近400倍)，其次是2.5D/3D封装(CAGR约19%)，两者是“芯光存堆叠”中增长最快的环节。第四部分全球竞争格局与主要玩家4.1国际巨头4.1.1台积电(TSMC)

　　台积电是先进封装的绝对龙头。CoWoS产能供不应求，是AI算力基建的核心瓶颈；SoIC3D堆叠已量产，互联密度较初代CoWoS提升56倍；COUPE光子引擎将于2026年达成量产里程碑。台积电在2.5D、3D、光互连三大技术路线均有布局，是唯一实现全技术栈覆盖的厂商。据台积电规划，2027年实现9.5倍光罩尺寸CoWoS量产，2028年量产14倍光罩尺寸版本，持续引领先进封装技术演进。4.1.2英特尔(Intel)

　　英特尔的Foveros3D封装技术(含Foveros Direct3D混合键合)与EMIB-T多芯粒互连是其核心布局。Foveros Direct3D实现了混合键合的量产应用，互连间距缩小至10μm以下。英特尔的差异化在于“计算+互连+存储”的系统级封装能力，但其先进制程良率问题曾制约封装优势的发挥。4.1.3三星与SK海力士

　　三星在存储堆叠领域领先，已展示HBM5原型，规划2028年量产，堆叠层数可达20层。SK海力士开发3D堆叠DRAM-on-Logic封装技术，将存储与逻辑芯片垂直堆叠，是“芯存”集成的代表。两家韩国巨头在HBM存储堆叠领域具有技术优势，但在光互连(CPO)领域布局相对滞后。4.2国内龙头4.2.1长电科技

　　长电科技是国内封测绝对龙头、全球第三。据公司公告，长电科技是A股唯一实现HBM3e封装量产的厂商，已展出HBM3e封装方案，采用2.5D堆叠技术，互联密度提升20%，带宽达960GB/s。先进封装收入占比超50%。据业绩预告，2026Q2扣非净利润预计约5.60亿元，同比增长约129%，反映先进封装景气度的高位。4.2.2通富微电

　　通富微电是全球第四、国内第二的封测厂商。深度绑定AMD，5nm Chiplet和HBM3封装已大规模量产。据业绩预告，2026Q2扣非净利润预计约5.78亿元，同比增长约83%。通富微电的优势在于与AMD的深度绑定，使其在AI芯片封装领域具备稳定的订单保障。4.2.3华天科技与晶方科技

　　华天科技在高端存储、AI及CPO方向强化技术储备。据业绩预告，2026Q2扣非净利润预计约2.29亿元，同比增长约205%，增速在国内封测龙头中最高。晶方科技专注晶圆级TSV先进封装，布局堆叠存储与光电融合，是“芯光存”融合方向的差异化玩家。4.3扩产竞赛

　　2026年上半年，国内四家封测龙头长电科技、通富微电、华天科技、甬矽电子累计宣布扩产投资额超过270亿元，全部聚焦AI算力核心领域；整体封测企业扩产投资总额已接近400亿元。这一扩产竞赛反映国内封测厂商对先进封装景气度的高度共识，但也带来了产能过剩的潜在风险。

　　表3国内封测龙头2026Q2业绩与先进封装布局

　　数据来源：各公司2026年业绩预告与公开技术布局信息。

　　核心判断：国内龙头与国际巨头的技术差距主要在3D堆叠(SoIC级)与光互连(CPO级)的高端环节，国内在2.5D封装(CoWoS级)与HBM封装领域已实现量产突破。扩产竞赛短期带来景气红利，但中期(2028年后)存在产能过剩风险，需关注技术迭代节奏与需求兑现情况。第五部分未来十年的产业愿景与关键节点5.12026年：从2.5D到3D的“关键转折年”

　　2026年是从2.5D到3D封装的关键转折年。台积电嘉义、铜锣先进封装厂产能开出，3D堆叠良率稳定，为3D封装的规模量产奠定基础。华为韬定律V2发布与LogicFolding移动SoC的推出，将验证国产3D堆叠技术路线的可行性。据产业规划，2026年3D封装在高端AI训练芯片中的应用比例将显著提升。5.22027-2028年：3D封装在消费级高端产品的“爆发期”

　　2027-2028年，3D封装将从AI训练芯片扩展至消费级高端产品。高端智能手机、AR/VR设备、自动驾驶域控制器等场景，将采用3D堆叠封装以提升性能与降低功耗。据Yole Group预测，2.5D/3D封装市场规模在此期间将加速增长，CAGR有望从19%进一步提升。5.32028-2029年：Scale-up导入光互连，CPO/NPO急剧增长

　　2028-2029年，Scale-up架构开始导入光互连，CPO/NPO市场急剧增长。据TrendForce预测，CPO/NPO市场规模将从2025年约1亿美元跃升至2030年390亿美元以上，增长爆发期集中在2028-2030年。光互连的导入将实现AI集群的Scale-up架构升级，带宽密度提升数个量级。5.42035年：硬件集成度提升超百倍

　　据华为韬定律远期愿景，2035年硬件集成度较2026年有望提升超百倍。这一愿景的实现，依赖于LogicFolding、混合键合、光互连、存储堆叠等技术的持续迭代与协同集成。若该愿景实现，半导体产业将完成从“平面集成”到“三维空间集成”的范式切换。5.5最先受益的应用场景

　　从应用场景看，AI训练/推理是最先受益的领域——AI训练芯片对算力与带宽的极致需求，驱动2.5D/3D封装与HBM堆叠的率先落地。自动驾驶域控制器是第二受益场景——对低延迟与高可靠性的要求，使3D堆叠封装成为理想方案。AR/VR设备与人形机器人是中长期受益场景——对功耗与体积的约束，使芯光存堆叠的集成优势得以发挥。

　　表4芯光存堆叠未来十年关键节点

　　数据来源：台积电、华为、Yole Group、TrendForce公开路线图。第六部分风险与挑战6.1技术风险

　　 CPO大规模量产仍需克服良率、可维修性、光纤连接器标准、InP激光供给等挑战。光互连领域技术路线尚未统一，呈现“百家争鸣”态势，标准风险突出。混合键合的良率爬坡慢于预期，可能影响3D堆叠的量产节奏。6.2产能风险

　　全行业集中扩产先进封装，可能带来产能过剩风险。2026年上半年国内封测企业扩产投资总额已接近400亿元，若需求不及预期，产能利用率可能下滑。特别是2.5D封装(CoWoS级)的扩产集中度高，中期(2028年后)产能过剩风险需警惕。6.3地缘政治风险

　　先进封装核心设备(如TCB热压键合)仍依赖海外，地缘政治风险可能影响设备供应。混合键合设备、高端测试设备等环节的国产化率较低，是供应链安全的潜在风险点。6.4成本风险

　　封装成本占比从传统的10%-15%提升至30%-50%，系统级成本压力增大。随着堆叠层数增加，封装成本在芯片总成本中的占比持续提升，可能影响终端产品的成本竞争力。如何在提升集成度的同时控制封装成本，是产业面临的核心挑战。结语

　　芯光存堆叠封装集成技术，是后摩尔时代半导体产业从“平面集成”走向“三维空间集成”的范式革命。它通过计算(芯)、互连(光)、存储(存)的协同集成，突破了单一技术路径的物理瓶颈，是延续算力提升的核心路径。据Yole Group、TrendForce等机构预测，先进封装市场规模将在2030年达约800亿美元，CPO/NPO市场将从1亿美元跃升至390亿美元以上，增长弹性巨大。

　　从竞争格局看，台积电在2.5D、3D、光互连三大技术路线全面领先，国内长电科技、通富微电等龙头在2.5D封装与HBM封装领域已实现量产突破，华为韬定律V2的LogicFolding技术为国产先进封装提供了差异化路径。未来十年，2026年是从2.5D到3D的关键转折年，2035年硬件集成度有望提升超百倍，芯光存堆叠将重塑半导体产业格局。

　　本报告仅为产业研究参考，不构成任何投资建议。芯光存堆叠技术的发展仍面临技术、产能、地缘政治、成本等多重风险，产业参与者需持续跟踪技术迭代与需求兑现情况，理性判断产业趋势。